消息称三星正考虑将 3D Chiplet 芯粒技术用于 Exynos SoC 中

每日科技头条讯： 11 月 12 日消息，ZDNet 透露，三星正积极考虑将 3D Chiplet（芯粒）技术运用于自家未来的 Exynos 系列 SoC 中。

知情人士解释说，“三星电子内部正考虑将 3D Chiplet 应用于 Exynos”，并补充道，“我们认为，这样做可以获得显著的好处”。他指出，3D Chiplet 有助于提高 Exynos 的生产效率，从而增强其竞争力。

Chiplet 主要是将一类满足特定功能的 die（裸片），通过 die-to-die 内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的 IP 复用，这与主流 SoC 设计理念存在很大差异。

目前，主流 SoC 系统级单芯片主要是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上，例如手机 AP 芯片主要会集成 CPU、GPU、DSP、ISP、NPU、Modem 等不同单元以及诸多的接口 IP。

相对来说，Chiplet 则是将原本一块复杂的 SoC 芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。

随着芯片制程演进到个位数纳米（nm），工艺难度和内部结构的复杂性不断增加，制造流程更加复杂，芯片全流程设计成本大幅增加，这也是 Chiplet 受到关注的一大原因。

再加上近年来“摩尔定律”日趋放缓，在此背景下，Chiplet 被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。

目前，NVIDIA、AMD、Intel 等代表性公司正在将 Chiplet 纳入 HPC 系统半导体的开发中。我们注意到，加拿大 AI 半导体初创公司 TenStorent 近日也宣布将采用三星代工厂生产 4nm 芯片。

外媒也指出，移动 AP 是最需要尖端代工工艺的领域，对良率非常敏感。因此，通过使用 3D Chiplet 的方式可以实现更稳定的生产。

此外，基于 3D 封装技术，我们还可以进一步减小芯片整体封装尺寸，并且可以通过增加芯片之间的连接性来同时提高带宽和效率。

根据市场研究公司 Counterpoint Research 的数据，今年第二季度移动 AP 市场份额按销售额计算，高通占比 40%，苹果占比 33%，联发科 16%，三星电子仅 7%。